Host-Base结构节点硬件设计指南

2023-11-22 理论教育版权反馈

【摘要】：与普通神经元节点比较，Host-Bost结构节点增加了一个主处理器8515，进行数据采集和处理的应用电路接到主处理器8515的端口上，而不是直接接到神经元芯片的I/O端口上。8515与神经元芯片之间通过单字节FIFO的并行接口进行数据交换。以下简称8515为A机，Neuron芯片为B机。为了让8515CPU与Neuron芯片尽量同步开始工作，设计时把Neuron芯片的复位输出经74HC04取反后接到8515CPU的复位引脚上。

神经元芯片的11个I/O可以定义为并行I/O对象、串行I/O对象支持与主机的通信。从数据速率和通信方式上看，神经元芯片提供的串行接口有很大的局限性。当速率要求大于4800 bit/s的情况下，串行I/O对象无法实现。因此，根据具体应用的要求，可以采用神经元芯片预定义的并行I/O口对象。

与普通神经元节点比较，Host-Bost结构节点增加了一个主处理器8515，进行数据采集和处理的应用电路接到主处理器8515的端口上，而不是直接接到神经元芯片的I/O端口上。8515与神经元芯片之间通过单字节FIFO的并行接口进行数据交换。

1.硬件电路

Host-Base结构节点的硬件电路如图5-38所示。

图5-38 并行接口连接图

图5-38中，8515是Atmel公司生产的Mega8系列中的一款8位单片微控制器，它采用了RISC精简指令，指令可以在一个时钟周期内执行，具有高速的数据处理速度；32个通用寄存器使指令运算更灵活，这些功能使它具有比AT89S52更高的性价比。它为40引脚PDIP封装，内含8KB的Flash Memory，512B的内部RAM，最高工作频率是20 MHz。8515单片微控制器PA口的8条I/O口线与神经元芯片进行数据交换，PD4为写控制信号线（AWR），PD5为读控制信号线（ARD），INT1外部中断1是读/写请求联络信号线（AINT）。其中，PA口工作在普通的I/O功能而不是用作数据线。

2.工作原理

在神经元芯片这一侧，它的11个I/O口配置成并行I/O接口，其中IO0～IO7提供了数据线，IO8、IO9和IO10分别是神经元芯片一侧的写控制信号线（BWR）、读控制信号线（BRD）和读/写请求联络信号线（BINT）。

单字节的并行接口由两片74HC574和一片74HC74组成。74HC574是带三态输出控制的8D触发器，数据的输入由CLK信号的上升沿控制，数据的输出由OC信号的低电平选通。74HC74是带预置端和清除端的双D触发器。在图5-38中，74HC74的D引脚接地，CLK引脚的上升沿使输出为低电平，SD引脚的低电平使输出为高电平。并行接口的两端分别接主处理器8515和Neuron芯片。以下简称8515为A机，Neuron芯片为B机。并行通信设计的关键是协调好双方的收发进程。

从8515CPU向Neuron芯片发送单个字节的过程如下：(www.chuimin.cn)

1）通过8515CPU的PA口把数据送入图5-38中上边的74HC574锁存器的输入端1D～8D。

2）使8515CPU的PD4变高，ARW产生上升沿，数据被74HC574锁存，同时使得BINT信号变低，通知B机读取数据。

3）B机检测到BINT后，将BRD置低，把74HC574中锁存器的数据送到BD0～BD7上，同时置高BINT，清除请求信号。

4）B机从BD0～BD7读取到数据后，置高BRD，释放数据总线BD0～BD7。

5）B机将BWR置高，产生上升沿，使AINT变低，通知A机可以继续发数据。

6）A机的INT1收到AINT后，把ARD置低，使AINT变高，消除B机的请求信号。

7）A机将ARD置高，释放BD0～BD7。

重复上述过程就能实现从8515CPU到Neuron芯片的多字节传送。从Neuron芯片发送数据到8515的过程与上面相同。

另外，上电后Neuron芯片和8515CPU在初始化所用的时间不同，神经元芯片要有很多复位处理任务，耗时较长。为了让8515CPU与Neuron芯片尽量同步开始工作，设计时把Neuron芯片的复位输出经74HC04取反后接到8515CPU的复位引脚上。当Neuron芯片在运行中如果出现复位，则这种电路保证8515CPU也进行同步的复位初始化，从而保证了节点出现意外时能可靠地工作。

Host-Base结构节点硬件设计指南

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