首页 理论教育信息技术二类专业时序逻辑电路测试卷

信息技术二类专业时序逻辑电路测试卷

2023-10-21 理论教育 版权反馈
【摘要】：( )4.时序逻辑电路结构上的特点是:由门电路和触发器组成。而时序电路的输出状态不仅与同一时刻的输入状态有关,而且与电路的原状态有关。第15题图四、分析计算题1.如图所示是由三个JK触发器组成的二进制计数器,工作前先由RD使电路设为000状态。

一、单项选择题

1.若将十进制数15存入一个移位寄存器中,所需的移位脉冲个数为( )

A.3个 B.4个 C.5个 D.8个

2.如图所示的波形是一个________进制加法计数器的波形图,它有________个无效状态。( )

第2题图

A.6 2 B.6 4 C.4 6 D.4 2

3.用二进制异步计数器从0计数到十进制数60,至少需要________个触发器。( )

A.6 B.5 C.8 D.4

4.寄存器主要用于( )

A.存储数码和信息 B.永久存储二进制数码

C.存储十进制数码 D.暂存数码和信息

5.用触发器设计一个二十四进制的计数器,至少需要_________个触发器。( )

A.5 B.4 C.6 D.3

6.有一个左移移位寄存器,当预先置入1011后,其串行输入固定接0,在4个移位脉冲CP作用下,四位数据的移位过程是( )

A.1011→0110→1100→1000→0000 B.1011→0101→0010→0001→0000

C.1011→0111→1110→1101→1011 D.1011→1101→1110→1111→1111

7.由主从JK触发器构成的电路如图所示,可知该电路实现的功能为( )

A.保持 B.置0 C.置1 D.计数

第7题图

第8题图

8.如图所示的电路中,若输入CP脉冲的频率为100 k Hz,则输出Q的频率为( )

A.500 k Hz B.200 k Hz C.100 k Hz D.50 k Hz

9.若异步二进制加法器的初态Q3Q2Q1=000,当第五个时钟脉冲输入后,计数器的状态是( )

A.111 B.100 C.101 D.110

10.采用串行输入/串行输出的8位移位寄存器,需经_________个脉冲后,8位数码才能全部移出寄存器中。( )

A.7 B.8 C.15 D.16

二、判断题(正确的用“A”表示,错误的用“B”表示)

1.二进制加法计数器从0计数到十进制数24时,需要5个触发器构成,有7个无效状态。( )

2.数码寄存器存放的数码是同时输入,同时输出的,所以数码寄存器的工作是属于“并行输入,并行输出”。( )

3.移位寄存器存放的数码只能串行输入,但可以串行输出,也可以并行输出。( )

4.时序逻辑电路结构上的特点是:由门电路和触发器组成。( )

5.3位二进制计数器可以构成模值为23+1的计数器。( )

6.移位寄存器每输入一个脉冲时,不一定只有一个触发器翻转。( )

7.按8421BCD码进行计数的十进制计数器1010～1111这六种状态不允许出现。( )

8.寄存器要存放n位二进制数码时,需要2n个触发器。( )

9.有8个触发器组成的二进制计数器,它具有256个计数状态。( )

10.N进制计数器可以实现N分频。( )

11.十进制计数器最高位输出的周期是输入CP脉冲周期的10倍。( )(www.chuimin.cn)

12.构成一个七进制计数器需要3个触发器。( )

13.构成一位十进制计数器至少需要4个触发器。( )

14.时序图、状态转换图和状态转换表都可以用来描述同一个时序逻辑电路的逻辑功能,它们之间可以相互转换。( )

15.时钟触发器仅当有时钟脉冲作用时,输入信号才能对触发器的状态产生影响。( )

三、填空题

1.组合逻辑门电路在功能上的特点是:任何时刻的输出状态直接是由________,与电路原来的状态________。而时序电路的输出状态不仅与同一时刻的输入状态有关,而且与电路的原状态有关。触发器实质上就是一种功能最简单的_________(填“组合电路”“时序电路”)。

2._______是对脉冲的个数进行计数,具有计数功能的电路。

3.N位二进制计数器可累计脉冲最大数为_________;构成异步二进制计数器的触发器为触发器________;如果由下降沿有效的触发器构成异步二进制加法计数器,其内部连接规律为_________。

4.某移位寄存器的时钟脉冲频率为100 k Hz,欲将存放在该寄存器中的数左移8位,完成该操作的时间为_________。

5.时序逻辑电路在结构上包含_________和_________两部分。

6.时序逻辑电路的特点是:任意时刻的输出不仅取决于该时刻的________,还与电路的_________有关。

7.在同步计数器中,各触发器的CP输入端应接________时钟脉冲。

8.将D触发器的D端与它的端连接,假设Q(t)=0,则经过100个脉冲作用后,它的状态Q为________。

9.要构成五进制计数器,至少需要_________个触发器,其无效状态有_________个。

10.利用四位右移寄存器串行输入寄存1010,清零之后应首先输入,当输入3个数码(已发出3个寄存指令)时,电路(触发器自左至右)状态为_________。

11.寄存器常用于接收、暂存、传递数码等。存放N位二进数码需要________个触发器。

12.初态Q3Q2Q1Q0为0110的十进制加法计数器经33个计数脉冲后的状态为Q3Q2Q1Q0=_________。

13.如果某计数器中的触发器不是同时翻转,这种计数器称为_________计数器,n进制计数器中的n表示计数器的________,最大计数值是________。

14.构造一个十进制的异步加法计数器,需要_________个触发器。计数器的进位Cy的频率与计数器时钟脉冲CP的频率之间的关系是________。

15.如图所示是由触发器构成的时序逻辑电路。此电路的功能是_________,是_________时序电路(填“同步”或“异步”),当RD=1时,Q0Q1Q2Q3=________;若RD=0,DI=1,当第二个CP脉冲到来后,Q0Q1Q2Q3=_________。

第15题图

四、分析计算题

1.如图所示是由三个JK触发器组成的二进制计数器,工作前先由RD使电路设为000状态。

第1题图

(1)按输入脉冲CP的个数在表中填写Q2、Q1、Q0相应的状态;(填“0”或“1”)

(2)根据输入的波形画出各输出端Q0、Q1、Q2的波形;

(3)此计数器是异步计数器还是同步计数器?是加法计数器还是减法计数器?

2.时序逻辑电路如图所示,要求:

(1)分别在X=0和1时,完成状态表1和2;

(2)分别指出在X=0和1时,电路为何种计数器?

第2题图

3.如图所示的逻辑电路,请判断其类型。

第3题图

有关对口升学　信息技术二类专业总复习的文章