而PCI总线的突发传送仍然存在缺陷。为此PCI-X总线使用基于数据块的突发传送方式，发送端以ADB为单位，将数据发送给接收端，一次突发读写为一个以上的ADB。采用这种方式，接收端可以事先预知是否有足够的接收缓冲，接收来自发送端的数据，从而可以及时断连当前总线周期，以节约PCI-X总线的带宽。因此在PC领域和嵌入式领域很少有基于PCI-X总线的设备，PCI-X设备仅在一些高端服务器上出现。因此本节不对PCI-X总线做进一步描述。......
2023-10-20
PCIExpress体系结构导读：数据传递解析
【摘要】：PCIe链路使用“端到端的数据传送方式”，发送端和接收端中都含有TX和RX，其结构如图4-1所示。目前PCIe总线的最新规范为V2.1，而V3.0正在开发，预计在2010年发布。PCIe总线V1.x和V2.0规范在物理层中使用8/10b编码，即在PCIe链路上的10bit中含有8位的有效数据；而V3.0规范使用128/130b编码方式，即在PCIe链路上的130bit中含有128位的有效数据。PCIe总线也有其弱点，其中最突出的问题是传送延时。
PCIe链路使用“端到端的数据传送方式”，发送端和接收端中都含有TX（发送逻辑）和RX（接收逻辑），其结构如图4-1所示。
图4-1 PCIe总线的物理链路
由上图所示，在PCIe总线的物理链路的一个数据通路（Lane）中，有两组差分信号，共4根信号线。其中发送端的TX部件与接收端的RX部件使用一组差分信号连接，该链路也被称为发送端的发送链路，也是接收端的接收链路；而发送端的RX部件与接收端的TX部件使用另一组差分信号连接，该链路也被称为发送端的接收链路，也是接收端的发送链路。一个PCIe链路可以由多个Lane组成。
高速差分信号电气规范要求其发送端串接一个电容，以进行AC耦合。该电容也被称为AC耦合电容。PCIe链路使用差分信号进行数据传送，一个差分信号由D+和D-两根信号组成，信号接收端通过比较这两个信号的差值，判断发送端发送的是逻辑“1”还是逻辑“0”。
与单端信号相比，差分信号抗干扰的能力更强，因为差分信号在布线时要求“等长”、“等宽”、“贴近”，而且在同层。因此外部干扰噪声将被“同值”而且“同时”加载到D+和D-两根信号上，其差值在理想情况下为0，对信号的逻辑值产生的影响较小。因此差分信号可以使用更高的总线频率。
此外使用差分信号能有效抑制电磁干扰（EMI，Electro Magnetic Inte rference）。因为差分信号D+与D-距离很近而且信号幅值相等、极性相反，这两根线与地线间耦合电磁场的幅值相等，将相互抵消，因此差分信号对外界的电磁干扰较小。当然差分信号的缺点也是显而易见的，一是差分信号使用两根信号传送一位数据；二是差分信号的布线相对严格一些。
PCIe链路可以由多条Lane组成，目前PCIe链路可以支持1、2、4、8、12、16和32个Lane，即×1、×2、×4、×8、×12、×16和×32宽度的PCIe链路。每一个Lane上使用的总线频率与PCIe总线使用的版本相关。
第1个PCIe总线规范为V1.0，之后依次为V1.0a，V1.1，V2.0和V2.1。目前PCIe总线的最新规范为V2.1，而V3.0正在开发，预计在2010年发布。不同的PCIe总线规范所定义的总线频率和链路编码方式并不相同，如表4-1所示。
表4-1 PCIe总线规范与总线频率和编码的关系
①这里的总线频率指差分信号按照逻辑“0”和“1”连续变化时的频率。(www.chuimin.cn)
如上表所示，不同的PCIe总线规范使用的总线频率并不相同，其使用的数据编码方式也不相同。PCIe总线V1.x和V2.0规范在物理层中使用8/10b编码，即在PCIe链路上的10bit中含有8位的有效数据；而V3.0规范使用128/130b编码方式，即在PCIe链路上的130bit中含有128位的有效数据。
V3.0规范使用的总线频率虽然只有4GHz，但是其有效带宽是V2.x的两倍。有关8/10编码的详细描述见第7.3.3节。下文将以V2.x规范为例，说明不同宽度PCIe链路所能提供的峰值带宽，如表4-2所示。
表4-2 PCIe总线的峰值带宽
×32的PCIe链路可以提供160GT/s的链路带宽，远高于PCI/PCI-X总线所能提供的峰值带宽。而即将推出的PCIe V3.0规范使用4GHz的总线频率，将进一步提高PCIe链路的峰值带宽。
在PCIe总线中，使用GT（Gigatransfer）计算PCIe链路的峰值带宽。GT是在PCIe链路上传递的峰值带宽，其计算公式为总线频率×数据位宽×2。
在PCIe总线中，影响有效带宽的因素有很多，因而其有效带宽较难计算，这部分内容详见第12.4.1节。尽管如此，PCIe总线提供的有效带宽还是远高于PCI总线。PCIe总线也有其弱点，其中最突出的问题是传送延时。
PCIe链路使用串行方式进行数据传送，然而在芯片内部，数据总线仍然是并行的，因此PCIe链路接口需要进行串并转换，这种串并转换将产生较大的延时。除此之外PCIe总线的数据报文需要经过事务层、数据链路层和物理层，这些数据报文在穿越这些层次时，也将带来延时。本书将在第12.4节详细讨论PCIe总线的延时与带宽之间的联系。
在基于PCIe总线的设备中，×1的PCIe链路最为常见，而×12的PCIe链路极少出现，×4和×8的PCIe设备也不多见。Intel通常在ICH中集成了多个×1的PCIe链路用来连接低速外设，而在MCH中集成了一个×16的PCIe链路用于连接显卡控制器。而PowerPC处理器通常能够支持×8、×4、×2和×1的PCIe链路。
PCIe总线物理链路间的数据传送使用基于时钟的同步传送机制，但是在物理链路上并没有时钟线，PCIe总线的接收端含有时钟恢复模块CDR（Clock Data Recovery），CDR将从接收报文中提取接收时钟，从而进行同步数据传递，PCIe设备进行链路训练时将完成时钟的提取工作，详见第8.2节。
值得注意的是，在一个PCIe设备中除了需要从报文中提取时钟外，还使用了REFCLK+和REFCLK-信号对作为本地参考时钟，这个信号对的描述见下文。
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2023-10-20
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2023-10-20
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2023-10-20
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2023-10-20
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2023-10-20
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2023-10-20
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2023-10-20
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