随后便可进行时钟树综合的相关设置,主要设置步骤如下:1.设置时钟树综合相关的DRC值在一个设计中,时钟网络往往会需要比其他电路更为严格的DRC要求,以保证时钟树上的延时和transition相对稳定,使得最终的skew不超过设计预期。......
2023-06-26
时钟树综合前的时钟网络如图8.27所示,呈发射状。为了平衡寄存器到时钟端口的延时,时钟树综合通过许多专用的时钟缓冲单元来搭建平衡的网状结构。时钟树有一个源点,一般是时钟输入端(clock input port),也有可能是design内部某一个单元输出脚(cell output pin),目的就是使所用终点的Clock时序满足设计要求。
时钟树综合之所以在数字物理设计流程中进行而非在综合时进行是因为:在综合时,所有寄存器位置未知,所以时钟根节点到寄存器CLK端延时并不确定,也就无法控制时钟树综合后最终的时钟偏移(skew)值。也就是基于如上原因,时钟树综合这一步骤在数字物理设计流程中,一般在布局完成后进行。
具体到Encounter工具,Encounter的时钟树工具现在版本使用的有两个时钟树综合引擎(CK及CCopt),两者均有读入SDC约束的能力。也就是说如果SDC约束到位,那么在Encounter进行时钟树综合的时候可以无需进行其他设置,直接进行时钟树生成。但是在工程中,一般进行逻辑综合的工程师与进行物理设计的工程师往往并不是同一个人,前端在进行时序约束的时候很难考虑到寄存器位置等物理信息,造成SDC的时钟约束与实际设计需求有所偏差。所以需要物理设计工程师在此步骤根据前端设计的需求,进行时钟约束的一些修改,并完成时钟树的生成。
CK engine是现阶段Encounter的默认CTS引擎(目前最新版本为13.X,而在14.X之后的版本默认引擎会更新为CCopt)。使用CK engine进行时钟树综合,与使用ICC进行CTS的方法大同小异,都是将CTS划分为两个阶段:时钟树生成与时序优化。时钟树生成是在ideal clock的基础上,通过ctstch文件的控制,生成符合约束条件的时钟树(如果约束条件太强使得综合无法达到,则返回迭代后的最优值)。时钟树生成后的时序优化是根据时钟树生成的结果进行设计的时序优化。
图8.27 时钟树综合前的Clock
CCopt是2011年Cadence并购Azuro公司后嵌入到Encounter流程的一个点工具,它可以为设计提供功耗(时钟树功耗降低达30%,芯片总功耗降低达10%)、性能(对于GHz的设计而言时钟树频率可提升100MHz之多)、面积(时钟树面积减少达30%)方面的改进。之所以有如此的性能,与它的工具构建思路和CK engine不同有很大关系,它并不区分时钟树生成与时钟树生成后端时序优化,而是将两者合并到一起进行,通过时序优化驱动时钟树的生成,这就使得时钟树生成时的常规约束条件(例如skew)在使用CCopt的条件下变得并不十分重要(当然,也可以将skew作为CCopt的一个约束量),从而得到更好的设计质量。更好的时钟树设计质量带来的tradeoff是工具运行时间的增加,在现有版本下,运行CCopt的时间相比较CK engine会增加很多。但是时间的增加主要是由于两个公司工具的融合造成数据格式的相互转换时间过长,相信随着CCopt完全嵌入Encounter流程,该问题会被迅速解决。
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2023-06-26
完成了上述设置后,就可以进行时钟树生成的3个核心命令。随后可以通过report_timing/report_constraint-all来检查各个scenario下的时序情况,通常而言,如果时钟树相关的设置没有大的问题,setup不会有较大的违例,但是由于之前一直将时钟网络视为零延时网络,会在初步时钟树生成后产生hold违例。......
2023-06-26
请注意CLKBUF由于单元延时较小,应用于设计中会使得面积增大,所以一般使用set-DontUse在非时钟树生成阶段加以禁用。此时可使用Vi等文本编辑工具编辑ct-stch文件的内容,使得时钟树的约束结果最优化。图8.29 generate clock spec窗口在返回到synthesize clock tree窗口之后,单击“OK”按钮开始时钟树综合并完成时钟树相关布线。时钟树综合完成后,进行CTS后时序优化。图8.30 generate clock spec窗口进行完此步骤后可使用Browser clock tree等工具观察时钟树结构并进行优化。至此时钟树综合相关内容告一段落。......
2023-06-26
特殊布线分为电源布线以及时钟树布线。根据EDI的数字流程,电源布线在布图规划的时候进行;而时钟树布线在时钟树生成之后进行,先于时钟树生成后的时序优化以及信号线的布线。综上所述,顶层金属更适合用作电源布线,电源线的宽度需要通过设计评估最大工作电流、最大瞬态电流以及电流密度计算而得。......
2023-06-26
数字电路的逻辑综合由3部分组成:综合=转化+逻辑优化+映射。第二步是根据设计工程师对电路预期功能的要求,对GTECH网表施加时序、功耗和面积等各方面的约束,使其能达到设计的目标。图6.2 逻辑综合流程综合的结果和设计提供的约束有着直接关系,通过添加的各种约束来让综合工具优化我们的设计,并使其满足设计目标。图6.3是综合结果的时序和面积折中曲线,可见设计的结果或是面积大,延时短,或是面积小,延时长,或是两者都适中。......
2023-06-26
生成树协议有以下基本术语:● 网桥协议数据单元;● 网桥号;● 根网桥;● 指定网桥;● 根端口;● 指定端口;● 非指定端口。指定端口设为转发状态。......
2023-11-19
如图6.34所示,时钟周期定义为10ns,按设计规格,加法器的延迟为6个时钟周期。图6.34 多时钟电路设计如图6.35所示,DC将会仅仅在第6个时钟上升沿,即60ns处,建立时序分析。图6.36 多时钟保持时间约束保持时间将会提早5个时钟周期,所以加法器d允许延迟为Thold<加法器允许的延迟<60-Tsetup。图6.37是另一个多时钟周期的例子,图中乘法器运算为2个时钟周期,加法器运算为1个时钟周期,其约束为图6.37 多时钟电路设计......
2023-06-26
生成树协议中定义了根桥、根端口、指定端口等概念,目的就在于通过构造一棵自然树的方法达到裁剪冗余环路的目的,同时实现链路备份和路径最优化。总之,生成树协议的根本目的是将一个存在物理环路的交换网络变成一个没有环路的逻辑树形网络。而当这个链路出现故障无法使用时,IEEE 802.1d协议会重新计算网络链路,将处于“阻断状态”的端口重新打开,从而保障网络正常运转,如图4-6所示。......
2023-11-17
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