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2023-06-26
Encounter设计流程详解
【摘要】：使用Encounter进行后端物理实现的设计流程如图8.1所示。图8.1 EDI APR流程待布图规划完成后，工具会依据布图规划中的物理约束信息及SDC中的时序约束信息进行布局。如果数目较少，一般通过小范围的改动即可使之满足要求，这种改动称作ECO。DFM包含范围很广，而在APR流程中的DFM主要是进行诸如double via和spread wire width等优化，预防制造过程中由于加工的偏差使得芯片的功能失效。由于本章着重点在EDI的使用，关于此部分内容并不详细展开。
使用Encounter进行后端物理实现的设计流程如图8.1所示。
首先是数据准备方面的工作，对于EDI来说，APR（Automatic Place&Route）之前需要准备的数据主要有：综合后的门级网表（.v）、具有时钟定义及时序约束的综合约束文件（.sdc）、物理库文件（.lef）和时序库文件（.lib）等。详细的文件内容、格式等介绍8.3节会有涉及。
在数据准备完毕并导入工具之后，即可开始布图规划（FloorPlan）。布图规划主要包含下面4方面内容：完成对电源域及电源网络方面的定义（power-plan）；宏模块（Macro）的摆放及约束；标准输入输出单元（IO）的摆放；标准单元（standard cell）布局（Place）约束。
图8.1 EDI APR流程
待布图规划完成后，工具会依据布图规划中的物理约束信息及SDC中的时序约束信息进行布局。
时钟树综合（CTS）在布局完成后进行，其目的是通过构造时钟网络结构来驱动芯片中所有的时序逻辑单元（例如寄存器等）。
CTS后，下一个步骤即是布线（Route），布线分为全局布线与局部布线，指在满足种种物理约束的前提下根据电路网表提供的电学连接关系将各个单元连接起来。
然而在布线后的时序分析中，往往还是存在若干时序违例（Time Violation）的时序路径。如果数目较少，一般通过小范围的改动即可使之满足要求，这种改动称作ECO（Engineering Change Order）。
时序验证以及ECO之后，需要进行芯片的可制造性设计（DFM）。DFM包含范围很广，而在APR流程中的DFM主要是进行诸如double via和spread wire width等优化，预防制造过程中由于加工的偏差使得芯片的功能失效。
后端设计最后的步骤为签核（Sign-Off），签核内容包括下面的内容：功能一致性检查、时序检查、物理验证（DRC、LVS、ERC等）、确保给出的GDS文件为正确的版本进行最终的流片。由于本章着重点在EDI的使用，关于此部分内容并不详细展开。
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