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设计结果导出方案

【摘要】:在完成了芯片布线或者ECO之后,需要将最终设计的网表、版图及寄生参数数据导出,以便进行后仿、DRC、LVS检查等Sign-off检查。另外两者对总线的要求也不一样,做LVS检查需要将总线打散成单独的线,而后仿真不需要。随后便可以用命令write_stream-format gds-cell<my_cell>./my_de-sign.gds来导出指定CEL的GDS文件。导出的方式为write_parasitics-format SPEF-output my_design.spef。

在完成了芯片布线或者ECO之后,需要将最终设计的网表、版图及寄生参数数据导出,以便进行后仿、DRC、LVS检查等Sign-off检查。需要导出的文件包括以下几个。

1.网表文件

命令还是write_verilog,但需要注意的是做LVS检查所需的网表往往和做后仿真的网表有区别。前者往往需要包括所有的单元(即使为physical-only),而后者只需要有实际功能的单元即可。另外两者对总线的要求也不一样,做LVS检查需要将总线打散成单独的线,而后仿真不需要。

2.版图文件

首先需要有一个map文件,将TF中的层对应到GDS文件中的层次,指定导出map的命令为set_write_stream_options-child_depth<value>-map_layer tf2gds.map,其中-child_depth选项用来指定导出的hierachy层次,-map_layer来指定所需要用的map文件。

随后便可以用命令write_stream-format gds-cell<my_cell>./my_de-sign.gds来导出指定CEL的GDS文件。

3.寄生参数文件导出

后仿时需要各个节点的延时信息,因此需要各个节点的寄生参数。导出的方式为write_parasitics-format SPEF-output my_design.spef。