如图6.27所示，图中有多个时钟，但这些时钟都是来自同一个时钟源。分别由3GHz的时钟通过9分频、6分频、4分频和3分频得到了CLKA、CLKC、CLKD和CLKE。图6.27 多时钟同步设计CLKC在被综合的模块中有对应的端口，则其定义就与单时钟一样，即：由于CLKA、CLKD和CLKE在要综合的模块中没有输入端口，因此需要使用虚拟时钟。图6.30 多时钟同步输出约束DC会找出波形上升沿间隔的多种情况，然后按照最严格的情况进行综合约束。......
2023-06-26
多时钟时序约束的优化策略
【摘要】：如图6.34所示，时钟周期定义为10ns，按设计规格，加法器的延迟为6个时钟周期。图6.34 多时钟电路设计如图6.35所示，DC将会仅仅在第6个时钟上升沿，即60ns处，建立时序分析。图6.36 多时钟保持时间约束保持时间将会提早5个时钟周期，所以加法器d允许延迟为Thold＜加法器允许的延迟＜60-Tsetup。图6.37是另一个多时钟周期的例子，图中乘法器运算为2个时钟周期，加法器运算为1个时钟周期，其约束为图6.37 多时钟电路设计
前面的设计约束中，我们默认了信号变化要在一个时钟周期内完成，并且达到稳定值，以满足寄存器建立时间和保持时间的要求。但是在有些设计中，某些特殊的路径并不能或者不需要一个时钟周期内完成。如图6.34所示，时钟周期定义为10ns，按设计规格，加法器的延迟为6个时钟周期。那么该如何约束电路呢？
图6.34 多时钟电路设计
如图6.35所示，DC将会仅仅在第6个时钟上升沿，即60ns处，建立时序分析。这里允许加法器最大延迟是：60-Tsetup。
图6.35 多时钟建立时间约束
默认的保持时间分析是在建立时间分析的前一周期。如果照这样分析，DC会在50ns处分析电路有无违反保持要求，即要求加法器的最小延迟为：50+Thold。
要用DC综合出一条同时满足上述两个约束的路径会极大增加电路的复杂度。在时间为60ns的时刻，引起寄存器Creg的D引脚变化是在时钟Clk在0ns时刻的触发沿。所以应该在0ns处做保持时间检查，如图6.36所示。
图6.36 多时钟保持时间约束
保持时间将会提早5个时钟周期，所以加法器d允许延迟为Thold＜加法器允许的延迟＜60-Tsetup。
图6.37是另一个多时钟周期的例子，图中乘法器运算为2个时钟周期，加法器运算为1个时钟周期，其约束为
图6.37 多时钟电路设计
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