组合逻辑路径的约束有两种情况，第一种如图6.19所示，被综合模块中存在时序逻辑。要综合组合逻辑F，我们先要对前级模块中的逻辑E进行设置。其次还要对后级G逻辑进行设置。如下例所示，设置了逻辑E最大延迟不超过0.4ns，逻辑G的最大延迟不超过0.2ns。为了不产生亚稳态，从FF1时钟端的上升沿，到FF4时钟端的上升沿捕获，中间信号传输限制在一个时钟周期内完成。由此可以计算出被约束逻辑F延迟为2ns-0.4ns-0.2ns-0.1ns=1.3ns。
图6.19 组合逻辑路径的约束
另外一种情况如图6.20所示，被综合模块中没有时序逻辑器件，也没有时钟端口。在这种情况下我们就必须设置一个虚拟时钟，才能对模块添加约束。如下例所示，我们先用create_clock命令建立了一个周期为2ns的虚拟时钟VClk，因为我们并没有指明这个时钟来自于哪个端口，所以这是一个虚拟的时钟。通过这个VClk，我们可以设置逻辑M和T的延迟。为了不产生亚稳态，从FF1时钟端的上升沿，到FF4时钟端的上升沿捕获，中间信号传输限制在一个时钟周期内完成。由此可以计算出被约束逻辑Combo延迟为2ns-0.4ns-0.2ns-0.1ns=1.3ns。
图6.20 组合逻辑路径的约束
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上一节我们通过约束时钟来约束了寄存器间的时序路径，这一节我们要讨论的是模块输入输出路径的约束。如下例所示，我们用set_input_delay设置M逻辑的延迟在0.6ns以内，其中-max选项表示M逻辑延迟最大不超过0.6ns，后面中括号内返回的是除了时钟端口以外的所有输入端口的物集。图6.17 输入路径的约束如图6.18所示，要综合组合逻辑S，我们必须提供给DC被综合模块后一级模块输入路径上的组合逻辑T的延迟，DC才能计算出逻辑S的最大延迟。图6.18 输出路径的约束......
2023-06-26
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2023-06-21
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2023-06-26
弘扬学校人文精神，需要从学校管理的方方面面进行统筹考虑，需要在学校办学理念设计、整体发展规划、课程与教学改革、师资队伍建设、校园文化塑造、管理制度革新等相关领域融入人文元素和人文情怀。这显然是一项极为复杂的工作，需要学校管理者的统筹设计和精心谋划。前文之中笔者的分析多集中于学校人文管理对教师发展的重要意义，这是因为从学校管理的角度出发，教师更容易成为学校管理的直接参与者与受益者。......
2023-07-19
如图6.27所示，图中有多个时钟，但这些时钟都是来自同一个时钟源。分别由3GHz的时钟通过9分频、6分频、4分频和3分频得到了CLKA、CLKC、CLKD和CLKE。图6.27 多时钟同步设计CLKC在被综合的模块中有对应的端口，则其定义就与单时钟一样，即：由于CLKA、CLKD和CLKE在要综合的模块中没有输入端口，因此需要使用虚拟时钟。图6.30 多时钟同步输出约束DC会找出波形上升沿间隔的多种情况，然后按照最严格的情况进行综合约束。......
2023-06-26
但为了保证电路的每一条时序路径，特别是输入/输出路径延迟约束的精确性，我们还应该提供设计的环境属性，如图6.23所示。图6.23 环境约束每一个逻辑器件的延迟都与这个器件的输出负载和输入转换时间相关，其输出转换时间也与这个器件的输出负载和输入转换时间相关。我们可以用setload指定外部电容负载为一常数值，如图6.24所示。图6.25 指定实际器件负载图6.26 指定驱动器件如上文所述，在实际设计中，由于电路比较大，需要对设计进行划分。......
2023-06-26
几何约束可将几何对象关联在一起，几何约束的种类很多，包括：重合、垂直、平行、相切、水平、竖直、共线、同心、平滑、对称、相等和固定等。在选择约束对象时，第二个约束对象将以第一个约束对象为准进行相应地调整。用户可指定二维对象或对象上的点之间的几何约束，之后编辑受约束的几何图形时，将保留约束。1）菜单栏：标准菜单栏中∣∣。......
2023-06-23
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