如下例所示，设置了逻辑E最大延迟不超过0.4ns，逻辑G的最大延迟不超过0.2ns。图6.19 组合逻辑路径的约束另外一种情况如图6.20所示，被综合模块中没有时序逻辑器件，也没有时钟端口。为了不产生亚稳态，从FF1时钟端的上升沿，到FF4时钟端的上升沿捕获，中间信号传输限制在一个时钟周期内完成。由此可以计算出被约束逻辑Combo延迟为2ns-0.4ns-0.2ns-0.1ns=1.3ns。图6.20 组合逻辑路径的约束......
2023-06-26
输入输出路径的约束优化方法
【摘要】：上一节我们通过约束时钟来约束了寄存器间的时序路径，这一节我们要讨论的是模块输入输出路径的约束。如下例所示，我们用set_input_delay设置M逻辑的延迟在0.6ns以内，其中-max选项表示M逻辑延迟最大不超过0.6ns，后面中括号内返回的是除了时钟端口以外的所有输入端口的物集。图6.17 输入路径的约束如图6.18所示，要综合组合逻辑S，我们必须提供给DC被综合模块后一级模块输入路径上的组合逻辑T的延迟，DC才能计算出逻辑S的最大延迟。图6.18 输出路径的约束
上一节我们通过约束时钟来约束了寄存器间的时序路径，这一节我们要讨论的是模块输入输出路径的约束。
如图6.17所示，要综合组合逻辑N，我们必须提供给DC被综合模块前一级模块输入路径上的组合逻辑M的延迟，DC才能计算出逻辑N的最大延迟。如下例所示，我们用set_input_delay设置M逻辑的延迟在0.6ns以内，其中-max选项表示M逻辑延迟最大不超过0.6ns，后面中括号内返回的是除了时钟端口以外的所有输入端口的物集。为了不产生亚稳态，从FF1的时钟端的上升沿，到FF2时钟端的上升沿捕获，中间信号传输限制在一个时钟周期内完成。由此可以计算出被约束逻辑N延迟为2ns-0.2ns-0.6ns=1.2ns。
图6.17 输入路径的约束
如图6.18所示，要综合组合逻辑S，我们必须提供给DC被综合模块后一级模块输入路径上的组合逻辑T的延迟，DC才能计算出逻辑S的最大延迟。如下例所示，我们用set_output_delay设置S逻辑的延迟在0.7ns以内，其中-max选项表示约束逻辑延迟最大不超过0.7ns。为了不产生亚稳态，从FF3的时钟端的上升沿，到FF4时钟端的上升沿捕获，中间信号传输限制在一个时钟周期内完成。由此可以计算出被约束逻辑S延迟为2ns-0.1ns-0.7ns=1.2ns。
图6.18 输出路径的约束
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2023-06-23
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2023-06-26
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2023-07-19
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2023-06-26
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如图6.27所示，图中有多个时钟，但这些时钟都是来自同一个时钟源。分别由3GHz的时钟通过9分频、6分频、4分频和3分频得到了CLKA、CLKC、CLKD和CLKE。图6.27 多时钟同步设计CLKC在被综合的模块中有对应的端口，则其定义就与单时钟一样，即：由于CLKA、CLKD和CLKE在要综合的模块中没有输入端口，因此需要使用虚拟时钟。图6.30 多时钟同步输出约束DC会找出波形上升沿间隔的多种情况，然后按照最严格的情况进行综合约束。......
2023-06-26
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2023-06-26
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2023-06-29
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