逻辑推理有四大基本规律，即同一律、矛盾律、排中律和充分理由律。矛盾律要求思想前后一贯，不能自相矛盾。违反了这一规律，就要犯虚假理由、以偏概全、推不出等逻辑错误。逻辑思维能力是指正确、合理思考的能力。即对事物进行观察、比较、分析、综合、抽象、概括、判断、推理的能力以及采用科学的逻辑方法准确而有条理地表达自己思想观点的能力。......
2023-10-26
逻辑综合流程简介
【摘要】：数字电路的逻辑综合由3部分组成：综合=转化+逻辑优化+映射。第二步是根据设计工程师对电路预期功能的要求，对GTECH网表施加时序、功耗和面积等各方面的约束，使其能达到设计的目标。图6.2 逻辑综合流程综合的结果和设计提供的约束有着直接关系，通过添加的各种约束来让综合工具优化我们的设计，并使其满足设计目标。图6.3是综合结果的时序和面积折中曲线，可见设计的结果或是面积大，延时短，或是面积小，延时长，或是两者都适中。
数字电路的逻辑综合由3部分组成：综合=转化+逻辑优化+映射。
第一步是用read命令将HDL代码转化为通用的布尔门阵列，也就是GTECH（generic technology）库中的逻辑器件。这个库中的器件没有时序和负载的特性，它仅仅是Design Compiler用来表示器件的一个符号，只有Design Compiler能识别它。
第二步是根据设计工程师对电路预期功能的要求，对GTECH网表施加时序、功耗和面积等各方面的约束，使其能达到设计的目标。
第三步用compile命令，将电路按照设计的约束优化和综合，使其能满足设计的目标或约束，并且映射到特定厂家目标工艺库中的逻辑器件，此时的网表包含了厂家的工艺参数。
第四步用report命令，产生各种设计报告，设计工程师可通过这些报告分析评估该网表是否满足预期需求。若不满足预期需求，可对设计约束或者RTL进行修改直到满足需求为止。
最后用write命令，将满足设计需求的门级网表以ddc的格式保存在磁盘上。
整个流程如图6.2所示。
图6.2 逻辑综合流程
综合的结果和设计提供的约束有着直接关系，通过添加的各种约束来让综合工具优化我们的设计，并使其满足设计目标。
设计工程师提供约束指导综合工具，综合工具使用这些信息尝试产生满足时序要求的最小面积设计。如果没有提供约束，综合器会产生非优化的网表，该网表可能不能满足设计师的要求。
图6.3是综合结果的时序和面积折中曲线，可见设计的结果或是面积大，延时短，或是面积小，延时长，或是两者都适中。
图6.3 时序和面积的权衡关系
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