随着信息时代的到来，数字电路在人们的生活中扮演着越来越重要的角色，上到通天，下到入海，无所不及。与模拟电路不同，数字电路（见图5.1）由各种数字门组成，例如与门、非门、或门和触发器等，在数字电路的世界中只有0和1，所有的信号都可以用0和1来表示，它们时而放纵不羁爱自由，在各种连线间穿梭，时而在时钟的召唤下，有条不紊地向前进，这就是数字电路中的组合逻辑电路和时序逻辑电路。组合逻辑电路通过线路传递0与1，时序逻辑电路都在时钟的节拍下运输0与1，它们共同承担设计者的使命，相互协作。
图5.1 数字电路基本组成结构
不同的是，由于时序逻辑电路的可控性和预见性强，在整个数字电路设计中，担当重任，以保证数字电路的可靠性和稳定性。然而，不管是组合逻辑还是时序逻辑，它们都是硬件描述语言的一种表现形式，归根结底数字电路的设计都依赖于硬件描述语言，目前比较常用的硬件描述语言有Verilog、VHDL和System Verilog（简称SV），其中SV与C语言最为接近，Verilog次之，VHDL的硬件属性最强，在5.2节中我们将以Verilog为例介绍数字电路的设计。
数字电路设计出来后，需要仿真工具来验证其功能，Modelsim、VCS都是常用的仿真工具。Modelsim是由Mentor Graphics公司推出的一款单内核支持VHDL、Verilog和System Verilog等混合仿真的仿真器。VCS（全称Verilog Compiled Simula-tor）是SYNOPSYS公司推出的一款基于Linux操作系统的仿真工具，其仿真速度快，支持多种调用方式。前者在Windows环境中常用，后者主要用在Linux环境中。在5.3节中我们基于Modelsim平台来介绍数字电路的仿真。
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